JEDEC decide sobre o padrão preliminar de memória HBM4
A JEDEC publicou uma especificação preliminar para a memória HBM4 de quarta geração, que promete aumentos significativos na capacidade e rendimento para inteligência artificial e sistemas de computação de alto desempenho.
Fonte da imagem: AMD
A JEDEC revelou a especificação de memória HBM4 (High-Bandwidth Memory) de próxima geração à medida que se aproxima a conclusão de um novo padrão DRAM, relata Tom’s Hardware. De acordo com dados publicados, o HBM4 suportará uma interface de 2.048 bits por pilha, embora com uma taxa de dados menor em comparação com o HBM3E. Além disso, o novo padrão oferece uma gama mais ampla de camadas de memória, o que permitirá uma melhor adaptação para diferentes tipos de aplicações.
O novo padrão HBM4 suportará pilhas de 24 GB e 32 GB e também oferecerá configurações para pilhas de 4, 8, 12 e 16 camadas com interconexões TSV verticais. O Comité JEDEC concordou provisoriamente com velocidades de até 6,4 Gt/s, mas estão em curso discussões sobre a possibilidade de alcançar taxas de dados ainda mais elevadas.
Uma pilha de 16 camadas baseada em chips de 32 gigabits será capaz de fornecer capacidade de 64 GB, ou seja, neste caso, um processador com quatro módulos de memória será capaz de suportar 256 GB de memória com largura de banda de pico de 6,56 TB/s usando uma interface de 8192 bits.
Embora o HBM4 tenha o dobro do número de canais por pilha em comparação com o HBM3 e um tamanho físico maior para garantir a compatibilidade, um único controlador será capaz de lidar com o HBM3 e o HBM4. No entanto, diferentes substratos serão necessários para acomodar diferentes formatos. Curiosamente, a JEDEC não mencionou a possibilidade de integração direta da memória HBM4 nos processadores, o que talvez seja o aspecto mais intrigante do novo tipo de memória.
Anteriormente, SK hynix e TSMC anunciaram colaboração no desenvolvimento de cristais básicos HBM4 e, um pouco mais tarde, no Simpósio Europeu 2024, a TSMC confirmou que usará seus processos 12FFC+ (classe 12nm) e N5 (classe 5nm) para produzir esses cristais.
O processo N5 da TSMC permite a integração de mais lógica e funções, com passos de interconexão variando de 9 a 6 mícrons, o que é fundamental para a integração no chip. O processo 12FFC+, baseado na tecnologia FinFET de 16 nm da TSMC, produzirá matrizes de base econômicas que conectam a memória aos processadores host usando wafers de silício.
Observe que o HBM4 foi projetado principalmente para as necessidades de inteligência artificial generativa e computação de alto desempenho, que exigem o processamento de grandes quantidades de dados e a realização de cálculos complexos. Portanto, é improvável que vejamos o HBM4 em aplicações clientes como GPU. A SK hynix espera lançar a produção do HBM4 em 2026.
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